英特爾在本週的 IEEE 國際電子設備會議上展示了一項新的研究，或為續命摩爾定律提供下一步可行方向。此項研究是英特爾一直熱衷的堆疊納米片晶體管技術，通過將 PMOS 和 NMOS 兩種晶體管堆疊起來，可以將 CMOS 電路的面積減少一半，這意味著未來集成電路晶體管密度可能會翻番。
幾乎每一臺電子設備都離不開 NMOS 和 PMOS 兩種晶體管的 “協同合作”。在相同的電壓下，兩個晶體管只有一個會打開，把它們放在一起意味著只要有其中之一發生改變，電流才會流動，這大大地降低了能耗。幾十年以來，NMOS 和 PMOS 晶體管在 CMOS 電路中一直並排放置，如果我們想讓 CMOS 電路的尺寸更小，那兩個晶體管的位置就應該更加貼近。英特爾選擇的方式，就是讓它們堆疊起來。
有了堆疊晶體管這一巧思，英特爾使用了被稱為下一代晶體管結構的納米片晶體管技術。不同於以往晶體管主要由垂直硅鰭片構成，納米片（nanosheet）的溝道區由多層、水平的、納米級薄的片層堆疊而成。
基於以上的思路，英特爾的工程師們設計了最簡單的 CMOS 邏輯電路，即反相器，它只包含兩個晶體管、兩個電源連接、一個輸出和一個輸入互連接口。
英特爾製造堆疊納米片的方案被稱為自對準過程，因為它在一步中就可以構建出兩個已經堆疊起來的晶體管，而不需要後期再將兩塊獨立的晶體管再粘合在一起。本質上，該堆疊工藝的改變是對納米片晶體管制造步驟的修改。首先，硅和硅鍺的重複層將會被雕刻成狹長的窄鰭形狀，然後，硅鍺層會被蝕刻，只留下一組懸浮的硅納米薄片。通常來說，一組納米片最後會形成一個晶體管。但在新工藝中，為了形成 NMOS 晶體管，頂部的兩個納米片被連接到磷摻雜的硅上；為了形成 PMOS 晶體管，底部的兩個納米片被連接到硼摻雜的硅鍺上。
英特爾高級研究員兼組件研究總監 Robert Chau 表示，整套製作工藝當然會更加複雜，但是英特爾研究人員正努力使它儘可能簡單。他說：“複雜的製造流程會影響到製造堆疊 CMOS 芯片的實用性。一旦解決了製造工藝實用性的問題，下一步就是要追求更好的性能。”這可能將會涉及改進 PMOS 晶體管，因為目前他們導電效率遠低於 NMOS 晶體管。Robert Chau 表示，如果要改進導電效率，他們會考慮通過壓縮應變或拉伸應變的方式改變晶體管溝道，使硅晶體變形，讓載流子更快通過。
不只是英特爾，其他許多研究機構也在尋求堆疊納米片領域的創新設計。比利時研究機構 Imec 率先提出了 CFET（納米薄片場效應晶體管）的概念，並在去年 IEEE VLSI（超大規模集成電路大會）會議上報告了這一進程，但 Imec 的這一成果並非完全由納米片晶體管制成，它的底層是 FinFET，頂層是單一納米片。臺灣研究人員也曾發表一個用於 PMOS、NMOS 晶體管制造的 CFET 結構。英特爾的堆疊納米片晶體管技藝，會帶我們走向摩爾定律的下一步嗎？我們拭目以待。
【來源：IT之家】【作者：子佩】【責編：遠洋】
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